module cache_ram_crtl(
    input reset,
    input clk,
    input i_read_ena,
    input i_wb_ena,
    input [63:0] i_read_addr,
    input [63:0] i_wb_addr,
    input [63:0] i_wb_data,
    input [7:0] i_write_back_mask,
    output 
);
endmodule